LAPORAN AKHIR 1 M3

 

LAPORAN AKHIR 1 M3

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

A. Alat dan Bahan (Modul De Lorenzo)

        1. Jumper

Gambar 1. Jumper

            2. Panel DL 2203D 

            3. Panel DL 2203C 

            4. Panel DL 2203S

Gambar 2. Modul De Lorenzo

B. Alat dan Bahan (Proteus)

1.  IC J-K Flip Flop (74LS112)

Tabel Kebenaran J-K Flip Flop

      2. Power DC

         3. Switch (SW-SPDT)

         4.  Logicprobe atau LED

3. Rangkaian Simulasi [Kembali]

Rangkaian sebelum dijalankan ;

Rangkaian setelah dijalankan :

4. Prinsip Kerja Rangkaian [Kembali]

    Pada rangkaian ini terdiri dari beberapa komponen, yaitu saklar SPDT, J-K flip flop, ground, VCC (sebagai sumber), dan logic probe.

       Pada percobaan 1 modul 3  ini menggunakan counter asynchronous , dimana sumber clock akan mempengaruhi sinyal input selanjutnya.Disini karena terdapat 4 buah J-K flip-flop, dimana input J-K flip-flop yang pertama dipengaruhi oleh sinyal clock, sedangkan input J-K flip-flop yang kedua dipengaruhi oleh output yang dihasilkan oleh J-K flip-flop yang pertama (Q1), lalu input J-K flip-flop yang ketiga  dipengaruhi oleh output yang dihasilkan oleh J-K flip flop yang kedua (Q2), dan seterusnya

   

     Karena menggunakan J-K flip-flop, pada kondisi ini kaki atas swich terhubung ke VCC (sumber) dan kaki bawah swich terhubung ke Ground, karena kedua swich bernilai 1 sehingga mengakibatkan kaki R&S dalam keaadaan aktif low, sehinnga kaki R&S dapat diabaikan. Karena bersifat aktif low clock nantinya akan bersifat falltime.

   

   

    

      

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

1. Pada percobaan 1 menggunakan clock bertipe fallime. Apakah ada pengaruh jika clock  kita ubah ke tipe risetime? Jika iya mengapa itu terjadi dan jika tidak mengapa itu terjadi!

Jawab :

     Pada percobaan 1 kita juga dapat menggunakan clock tipe risetime. Pada keadaan clock risetime, pada timing diagram akan terlihat perubahan saat kondisi risetime (pada saat diberi trigger dari 0 ke 1), dan juga dalam kondisi risetime, CLK harus dalam kondisi active high.

2. Analisalah output yang dihasilkan oleh percobaan berdasarkan IC yang digunakan! Kapan H0, H1, H2, dan H3 mengeluarkan outputnya! 

Jawab:

    Pada percobaan 1 termasuk rangkaian Asynchronous counter up, dimana perubahan akan terlihat ketika keadaan falltime. Cara perhitungan pada counter dapat diperhatikan dari MSB ke LSB

•     Pada H0, akan mengeluarkan nilai outputnya ketika kaki J-K flip-flop dihubungkan ke CLK ,dimana CLK dalam kondisi aktif low
•     Pada H1, akan mengeluarkan outputnya ketika output Q1 pada flip-flop yang pertama diperoleh. Karena pada H1 yang terhubung ke flip-flop kedua ,memperoleh input dari output flip-flop pertama (Q1).Ketika falltime.
•     Pada H2 , akan menghasilkan output ketika output Q2 pada flip-flop kedua diperoleh. Karena pada H2  yang terhubung ke flip-flop ketiga, memperoleh input dari output flip-flop kedua (Q2) , ketika falltime.
•    Pada H3 , akan menghasilkan output ketika output Q3 pada flip-flop kedua diperoleh. Karena pada H3  yang terhubung ke flip-flop keempat , memperoleh input dari output flip-flop kedua (Q3) , ketika falltime

    Jadi , dapat disimpulkan bahwa nilai output pertama akan mempengaruhi nilai output selanjutnya.

 

7. Link Download [Kembali]

HMTL  klik disini

Simulasi Rangkaian klik disini

Video Praktikum klik disini

Datasheet 74LS112 klik disini

Download Datasheet Switch klik disini